`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2018/04/11 16:17:19
// Design Name: 
// Module Name: Mult
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module Mult#(
    parameter BITWIDTH = 32
    )
    (
    input clk,
    input [BITWIDTH-1:0] a,
    input [BITWIDTH-1:0] b,
    output [BITWIDTH - 1:0] c
    );
    
    wire c_valid;
    reg a_valid = 1'b1;
    reg b_valid = 1'b1;
    floating_point_multiply ipmul1(
        .aclk(clk),
        .s_axis_a_tvalid(a_valid),
        .s_axis_a_tdata(a),
        .s_axis_b_tvalid(b_valid),
        .s_axis_b_tdata(b),
        .m_axis_result_tvalid(c_valid),
        .m_axis_result_tdata(c)
    );

    // always @(*) begin
    //     a_valid <= 1'b1;
    //     b_valid <= 1'b1;
    // end
    // assign c = a * b;
    //assign c = 1;
    
endmodule
